Diit.cz - Novinky a informace o hardware, software a internetu

Diskuse k Zen LP připomíná mix Zen jader pěti generací

Samuel | 3. 8. 2026 - 08:50

Už jsem se lek že to bude nějaký kočkopes.
Zatímco tady jen někdo žongluje s čísli.
Ve skutečnosti to bude ZEN 5.

instrukční sada Zen 6 = je stejná jako ZEN 5 a ZEN 4 Tedy obsahuje AVX-512 a předchůdce.
mikroarchitektura Zen 5 = takže to bude ZEN 5
FPU Zen 4 ve 256bit provedení („double-pumped AVX-512“) = takže to je mobilní varianta ZEN 5
512KB L2 cache jako na Zen 3 = ořízli ZEN 5 na polovinu
1 MB L3 cache na jádro jako na Zen 2 / Mendocino = ořízli ZEN 5 na čtvrtinu

+1
0
-1
Je komentář přínosný?
no-X | 3. 8. 2026 - 09:01

„instrukční sada Zen 6 = je stejná jako ZEN 5“

Není, Zen 6 přinese podporu nových instrukcí, které Zen 5 nepodporuje:

AVX512_FP16
AVX_VNNI_INT8
AVX512_BMM
AVX_IFMA
AVX_NE_CONVERT

„FPU Zen 4 ve 256bit provedení („double-pumped AVX-512“) = takže to je mobilní varianta ZEN 5“

Že mobilní varianta Zen 5 podporuje AVX-512 s poloviční rychlostí, přeci neznamená, že mobilní Zen 5 má FPU totožnou se Zen 4. FPU mobilního Zen 5 má stále větší FP register file, větší plánovací fronty a větší neschedulovanou frontu (96 místo 64 položek).

+1
+8
-1
Je komentář přínosný?
Samuel | 3. 8. 2026 - 09:36

Děkuji za upřesnění.

Ano, AMD v ZEN 6 rozšíří instrukční sadu AVX512 o další podsady (subsets).
Ale to už slovíčkařím.

Takže LP jádra se na venek budou tvářit jako ZEN 6?
Vnitřně to budou ZEN 5
+ obohacené o podsady
- ořezané o cache a část FPU.

+1
+2
-1
Je komentář přínosný?
no-X | 3. 8. 2026 - 10:49

Vypadá to tak.

+1
+1
-1
Je komentář přínosný?
affrmativ | 3. 8. 2026 - 09:57

Zatimco s timhle by slo i souhlasit, ty prirovnani cache se Zen2/Zen3 jsou IMO uplne mimo.

Velikosti cache maji u modernich CPU designu konfigurovatelny rozsah. Tohle umel uz ARM Cortex pred deseti lety; AMD navrhari nejsou idioti a ve svem designu maji urcite nejakou flexibilitu.

Tudiz odvozovat z velikosti cache nejake dalsi vlastnosti (jako ze je to stejny design nez v nejake predchozi generaci) je uplny nesmysl. AMD klidne mohlo pouzit cache design ze Zen5 nakonfigurovan na mensi velikost.

Bych rekl ze ten leaker se snazil o maximalni clickbait. Zatim to vypada spis na 2 + 1/10 generace, protoze ze Zen6 tam bude akorat tech par novych instrukci.

+1
+1
-1
Je komentář přínosný?
no-X | 3. 8. 2026 - 11:00

Cache je konfigurovatelná, ale u každé generace AMD jasně specifikovala kapacity používané pro danou generaci a případná navýšení byla prezentována jako inovace dané architektury. Tak to fungovalo vždy. Však i Intel to schytal od některých médií, když už Panther Lake hovořil o podpoře 3MB L2 cache, ale nevydal žádný model, který by jí byl vybaven (dostupné jsou pouze 2MB).

Pokud tedy u nějaké architektury kapacita cache klesá, není nic nekorektního na srovnání s poslední architekturou, která takovou konfiguraci reálně používala.

Hlavně platí, že zmenšení cache nemusí znamenat pouze nižší fyzickou kapacitu, ale umožňuje jednodušší strukturu cache, jednodušší cache controller a jednodušší datové cesty. Návrh těchto prvků pak může být prostě převzat ze starší architektury, což ušetří tranzistory i práci.

+1
+1
-1
Je komentář přínosný?
Samuel | 3. 8. 2026 - 12:43

"AMD jasně specifikovala kapacity používané pro danou generaci"
To platí pro L1. ("Zen 5 zvýšila kapacitu datové L1 cache ze 32 kB na 48 kB". Viz odkaz níže)
Možná pro L2. (takovou situaci si nevybavuji)
Ale pro L3 to celé padlo při vydání V-cache.

PS:
Kromě kapaicty se operuje i s rychlostí.
"Datová propustnost L2 cache u Zen 5 je na úrovni L1 cache u Zen 4"
https://diit.cz/clanek/propustnost-l1-l2-je-u-zen-5-zhruba-dvojnasobna-o...

+1
0
-1
Je komentář přínosný?
Mirda Červíček | 3. 8. 2026 - 09:08

Pozdě. Za 2 dny velká vedra přejdou a už se letos nevrátí.

+1
-11
-1
Je komentář přínosný?
melkor | 3. 8. 2026 - 10:51

Chcete li rozesmát bohy,
sdělte jim své plány.

+1
+1
-1
Je komentář přínosný?

Pro psaní komentářů se, prosím, přihlaste nebo registrujte.