Copyright © 1998-2024 CDR server s.r.o.
Všechna práva vyhrazena.
ISSN 1804-5405.
Copyright © 1998-2024 CDR server s.r.o.
Všechna práva vyhrazena.
ISSN 1804-5405.
"Tomášovo železiarstvo" uvádza menej uveriteľnú kombináciu. Ale pri AMD nie je asi nemožné ani toto. SP6 by malo prísť na trh po SP5. Ja viem 128 jadro s menšou spotrebou ako 64 jadro pri Zen4C by bolo možné. len ak by v SP5 boli APU MI300 series
Alleged AMD Instinct MI300 Exascale APU Features Zen4 CPU and CDNA3 GPU
Friday, 17:54
https://www.techpowerup.com/294841/alleged-amd-instinct-mi300-exascale-a...
AMD EPYC Sockets
Name Pins Dimensions Max Core Count Max TDP
SP3 LGA 4094 58.5 x 75.4 mm Zen 3: 64C 280W
SP5 LGA 6096 76.0 x 80.0 mm Zen 4: 32C | Zen 4C: 64C 400W
SP6 LGA 4844 58.5 x 75.4 mm Zen 4: 96C | Zen 4C: 128C 225W
https://www.tomshardware.com/news/amd-preps-sp6-socket-for-lower-power-e...
Asi se při zadávání hodnoty TDP překlikli o řádek. V textu to mají správně.
TDP maj správně, ale "Max Core Count" maj přehozený.
Pravda.
Myslíte, že SP6 výhledově nahradí platformu Threadripper? Desky jsou k tomu hodně drahé, CPU taky. S další generací paměti DDR5 se to celé dál prodraží. Navíc jestli ZEN 5 přinese 32j do desktopu, výhoda THR by byla ve vícekanálové RAM a větší konektivitě (PCIE), ale k čemu by potom vyvíjeli SP6?
Hľadám rozdiel medzi Bergamo s V-cache a Genoa-X s V-cache. Asi to nebude len 96c vs. 128c.
Bergamo nemá L3 cache v procesorovém čipletu, je přesunutá na V-cache (a na jejím místě jsou další procesorová jádra). Genoa má L3 cache v procesorovém čipletu (stejně jako současná generace) a V-cache ji ještě navyšuje.
Z hlediska cílového využití míří Bergamo na paralelizovatelné úlohy, které dokážou efektivně využít vysoký počet jader a nevadí jim nižší takty. Genoa-X pak na maximální kapacitu L3 cache na jádro a Genoa bude klasickým nástupcem současného Milanu.
"až 160 linek PCIe 5.0, až 12 linek PCIe 3.0 a až 64 linek CXL"
Docela by mě zajímalo, co znamená ono "až". Tj. zda-li některé z těch linek jsou sdílené (např. mezi PCIe 3.0 a CXL...)...
„až“ znamená, že jde o maximální konfiguraci a zatím není potvrzené ani vyvrácené, zda na trh půjdou v daném ohledu ořezané modely.
Tak jedna možnost je, že budou existovat ořezané konfigurace, druhá možnost je, že některé linky budou sdílené např. mezi PCIe gen5 a CXL.
Takže by pak mohla např. nastat situace, že se u (až) 64 linek budete muset rozhodnout, zda-li chcete PCIe gen5 nebo CXL. Tedy, pochopitelně vy ne, ale výrobce desky, do které to dáte...
To je podobně jako např. u čipsetu X570, kde taky máte "až" 16 PCIe linek a "až" 12 SATA a "až" 1x LAN, ovšen fyzicky to pořád máte dohromady jen 20 linek. Viz: https://www.pcgameshardware.de/screenshots/960x/2020/05/AM4-IO-Hubs-bis-...
Tak jestli to u toho Epycu nebude něco podobného...
Podle me se o tech 160 linek popere PCIe 5.0 s CXL a u 2S desek i IF propoj mezi cpu.
Treba u "stareho" epycu bylo take mozno pouzit "az 32 SATA portu" (z predurcenych PCIe gen3 linek :)
Taky bych si tak tipnul. Je otázka, co těch 8 linek PCIe 3.0. Současné EPYCy mají 1x PCIe 2.0 navíc pro BMC, tak jestli to nebude taky tak.
Samotných 160 linek PCIe 5.0 přestavuje souhrnně bandwidth cca 640GB/s v každém směru, což by parafrázujíc Billa Gates ".. ought to be enough for anybody."
Pro psaní komentářů se, prosím, přihlaste nebo registrujte.