Copyright © 1998-2025 CDR server s.r.o.
Všechna práva vyhrazena.
ISSN 1804-5405.
Copyright © 1998-2025 CDR server s.r.o.
Všechna práva vyhrazena.
ISSN 1804-5405.
Jak je definována výtěžnost waferu, je to například procento 100mm2 die vyrobených bez chyb?
Vždy se to váže ke konkrétní vyráběné struktuře. Standardní jsou SRAM o nějaké konkrétní kapacitě, obvyklé je i testování na nějakém jednoduchém ARM čipu. Tyto struktury mají zpravidla plochu v řádu desítek milimetrů čtverečních (v případě SRAM nízké desítky). U těchto testovacích struktur se ale nepočítá se samoopravovatelností, tzn. že stačí jeden defekt v SRAM a struktura se považuje za vadnou. U reálných produktů má zpravidla SRAM vyšší kapacitu, než jaká je potřebná, aby v případě defektu bylo možné část deaktivovat a nevyřadilo to celý čip.
Pokud by šlo o SRAM strukturu o ploše 20 mm², pak se při 300 mm waferu takových dá vyrobit asi 2760, takže >90% výtěžnost (TSMC) znamená zhruba 270 vadných kusů. Pokud bychom na procesu v tomto stavu vyráběli větší čip, řekněme 70mm² x86 čiplet, pak by výtěžnost dosahovala zhruba 70 % plně funkčních čipů (a něco z těch zbývajících 30 % by se dalo zachránit vypnutím vadných jader a samoopravitelnou cache).
Vždy se to váže ke konkrétní vyráběné struktuře. Standardní jsou SRAM o nějaké konkrétní kapacitě, obvyklé je i testování na nějakém jednoduchém ARM čipu. Tyto struktury mají zpravidla plochu v řádu desítek milimetrů čtverečních (v případě SRAM nízké desítky). U těchto testovacích struktur se ale nepočítá se samoopravovatelností, tzn. že stačí jeden defekt v SRAM a struktura se považuje za vadnou. U reálných produktů má zpravidla SRAM vyšší kapacitu, než jaká je potřebná, aby v případě defektu bylo možné část deaktivovat a nevyřadilo to celý čip.
Pokud by šlo o SRAM strukturu o ploše 20 mm², pak se při 300 mm waferu takových dá vyrobit asi 2760, takže >90% výtěžnost (TSMC) znamená zhruba 270 vadných kusů. Pokud bychom na procesu v tomto stavu vyráběli větší čip, řekněme 70mm² x86 čiplet, pak by výtěžnost dosahovala zhruba 70 % plně funkčních čipů (a něco z těch zbývajících 30 % by se dalo zachránit vypnutím vadných jader a samoopravitelnou cache).
https://diit.cz/clanek/samsung-chce-behem-jara-stabilizovat-2nm-proces-jeste-letos-spustit-vyrobu/diskuse#comment-1501713 +Problém je v tom že není úplně jasné, k čemu ta procenta vztahují a jestli jeden neuvádí 90% pro pidisampl (což tsmc nejspíše ano) a druhý 40% pro vzorek odpovídající nějakému reálnému soc, jak velikostí tak strukturou.
Stejná čísla udávali u N5 pro 17mm2 vzorek, DD tak bylo asi 1,2 a pro 70mm chiplet to odpovídalo asi 50%.
Intel třeba mluví o DD 0,4 což není žádná sláva pro masovou produkci, ale pro stejný čiplet by to bylo přes 70% a i pro jejich větší CPU tile by to mělo být přes 60%. Ostatně jestli chtějí mít něco do konce roku na pultu, tak pro ně má smysl ladit proces i na produkčních kouscích, které by se reálně už měly začínat vyrábět.
Pokud je Samsung na 40% na nějakém reálném vzorku kolem 70mm, tak to taková katastrofa být nemusí... Pokud se jedná o podobné vzorky jako ty od TSMC, tak budou muset hodně přidat...
PS: co jsem našel, tak dosahují 30% na Exynosu který bude nejspíše mít přes 100mm
Záleží v jaké fázi to je a pak se to může i dost podstatně lišit, na začátku to můžou být ty pidivzorky, později to bývá nějaký vzorek který se blíží reálně vyráběným čipům, jak velikostí, tak poměrem logiky a SRAM.
Mnohem lepší údaj je Defect density, uváděny v počtech defektů na cm2, ten není závislý na velikosti čipu a ukazuje běžné množství defektů na waferu.
Pro psaní komentářů se, prosím, přihlaste nebo registrujte.