co je na tom všem zajímavé je ta skutečnost, že zdroje z LinkedIn mluví už o Trinity jako o SoC. :o)

http://semiaccurate.com/forums/showthread.php?t=7626&page=38

zdá se že informace pocházející z neoficiálních zdrojů nerozlišují mezi skutečným SoC a mezi čipem s integrovaným severním můstkem (Llano/Trinity/Richland/Kaveri)

z tohoto důvodu je i zvláštní ona serverová roadmapa, která prezentuje Torronto APU jako SoC s podporu DDR3/DDR4. Zatímco v desktopu má Carrizo APU pasovat do socketu FM2+ s podporou Bolton FCH , v serverech má jít o SoC s integrovaným severním i jižním můstkem bez socketu letovaným přímo na desku a s podporou DDR4.

Já tu strategii stále nechápu, proč se pořád řeší DDR4 když vlastně neexistují. Prostě by bylo mnohem snazší udělat nové APU jako SOC BGA, lepit to přímo na desku prodrátovat k tomu rovnou DDR5 dejme tomu 8GB a prodávat to jako celek. (A heleme se tu podobnost s PS4) Stejnak už dnes nikdo procesor nemění. A nebo udělat alespoň 3 kanálový paměťový řadič.

There are other reasons for the narrower memory bus, not the least being cost – both in terms of package cost and die real estate. A 64-bit memory channel uses about 118 pins for data, address, control, and clocks, he told us, and 0.8mm2 per byte is a good rule of thumb for additional die size. So if you wanted to add another 64-bit memory channel, you'd need to add about 6.5 to 7 mm2 of die real estate and more than 100 extra pins to the package, driving up both cost and size.

http://www.theregister.co.uk/2014/01/14/amd_unveils_kaveri_hsa_enabled_a...