Neviem, čo myslíte, ale v svetle dnešných patchov sa to začína pidibay na AMD Pacifica a vôbec by yam, časom nemuseli byť CPU aj keď "not in mear future" Fandím Martinovi s Janom.

More AMDGPU Vega Patches Published
Written by Michael Larabel in Radeon on 24 March 2017 at 07:33 AM
Among the work hitting the public mailing list today is SR-IOV fixes for Vega10 for improving this GPU virtualization feature, clock-gating functions, multi-level VMPT support (four levels with Vega), and other fixes.

http://phoronix.com/scan.php?page=news_item&px=More-AMDGPU-Vega

Originally posted by Karbowiak View Post
So with Vega getting all of this SR-IOV attention, any chance that it'll filter into consumers hands, so we can - you know - use it in QEMU for gaming? ^^
Unlikely, since it requires additional hardware in the chip which is only in the cards for the professional segment.

SUSE Developers Publish Radeon GCN Backend Code For GCC Compiler
Written by Michael Larabel in Radeon on 16 March 2017 at 02:31 PM EDT.

USE developers have been working on that for AMD and today they have published their code branch. This GCN back-end for GCC is primarily focused on compute capabilities rather than compiling graphics shaders.

Martin Jambor and Jan Hubicka are among the developers working on the GCN back-end for GCC that's now been made public.

https://www.phoronix.com/scan.php?page=news_item&px=GCN-For-GCC-Branch

Tak je to otazka, 7nm je tak jako tak konecna a s tem novyma materialama se nezda, ze by se roztrhl pytel. Nejak to budou muset resit a asi chapu, ze prioritne ten vykon pro servery, ale jenom docasu nez to nasadi na desktopu.

a porad to nesedi
32Gb/s nemuze byt 4 TB/s ale jen 4GB/s

edit: jo ono to neni 32 Gb/s ale 32 Tb/s pak to tedy souhlasi a je to 4TB/s

ale v článku byl 1 TB/s, teď teda 4...
A těch 1024bitů bych tam nepletl, to je tam už dnes resp. to nikomu nebrání navěsit (teď nebo v budoucnosti jménem HBM4) tam 8 čipů po 16ti vrstvách (dnes je max 8, ikdyž zatím neuvedených - resp. uvidíme, zda Vega bude mít vždy 2 nebo i 4 čipy (tj. zda 8GByte/8layer čip v létě bude) - a má 4096bit sběrnici (resp. potřebuje ji) pro každou 32bit vrstvu. Takže proto ta 4ka, 4 x 8 = 32bit na vrstvu, ať už je tam co je tam. Takže ještě jednou, dnes je to 1024bit sběrnice a možná v létě bude 2048bit, stále HBM2 - to ale na straně čipu, HBM s tím nemá nic moc společnýho, kromě počtu vrstev a místa - může to být klidně i jeden čip a 128/256bit. Záleží na poptávce. Oni asi v těch výpočtech uvažovali faktor 4x oproti dnešku. Dnes by se dalo osadit 8 čipů po 8mi vrstvách = 64GB a 2048 sběrnice. I když asi kvůli adresaci nebo něčemu se oficiálně podporuje jen 48GB.