V takových čipech se budou vytvářet tranzistory klasickým způsobem o běžné velikosti jako doposud, takže úprava stávajících výrobních technologií nebude představovat nijak drastické změny. Jsou to spoje mezi nimi, které by měly být nahrazeny novou architekturou, kterou výzkumníci nazývají „Field Programmable Nanowire Interconnect“ (FPNI). Jde stručně řečeno o nanostrukturu přepínačů aplikovaných nad tradiční CMOS vrstvou. Samotné logické programovatelné jednotky se nadále budou tvořit v CMOS, zatímco spoje mezi nimi budou jakoby v další vrstvě, tvořené právě zmíněnou strukturou „nanospojů“. Jak se vědci zmiňují, v současné době je 80 až 90 % CMOS využito pro signálové trasy. Jejich FPNI umožní více CMOS využít pro logické jednotky, navíc FPNI nepotřebuje k přenášení signálů tolik energie.

Dlužno dodat, že vědci z HP mají zatím vše jen „na papíře“. Jejich údajně „konzervativní“ odhady hovoří o tom, že na 45nm výrobním procesu bude možné vytvářet 15 nm široké spoje do roku 2010. Už to by se dalo přirovnat k přeskočení tří generací v ITRS (International Technology Roadmap for Silicon). Do roku 2020 by mohly být spoje dokonce jen 4,5 nm široké, což už by prý dokázalo zmenšit plochu takto vyráběného čipu až na 4 % původní velikosti, než kdyby byl vyráběn tradičním způsobem. Má to však jednu vadu na kráse – vědci stále uvažují nad 45nm výrobním procesem, po kterém však i při nejstřízlivějším odhadu v té době už neštěkne ani pes, takže ono to s tím zmenšením plochy bude nakonec ještě trochu jinak. Sami by však chtěli nějaký laboratorní vzorek vyrobit už do jednoho roku.

U takto nicotných spojů se však také počítá s relativně velkou chybovostí při výrobě. I s tím však v HP Labs počítají. Nanostruktura těchto spojů je navržena tak, že vadné spoje se dají nahradit jinými trasami, jakoby „objížďkami“. Jejich simulace ukazují, že i při 20 % náhodně porušených nanospojů (což je v čipu opravdu hodně) může být výtěžnost 75 % bez zásadního vlivu na výkon, což je podle nich stále ekonomicky přijatelné.