Diit.cz - Novinky a informace o hardware, software a internetu

Diskuse k AMD 20nm proces nevynechá, nepovažuje ho ale za prioritu

K poznamke - (pozn.: 20nm proces TSMC, tedy CLN20SoC nevyužívá FinFET, de facto 20nm proces obohacený o FinFET nazývá TSMC 16 nm).

Myslim, ze samotne TSMC to tak nenazyva, len priznava, ze linky na 20nm su zaroven pripravene/schopne aj na 16nm FinFET. Tento problem s uplne korektnym oznacenim vyrobneho procesu mal TSMC (ale aj Intel) uz v minulosti, ale je jasne, ze FinFET/3D je predsa len o inom a parameter sirky hradla straca vyznam a skor bude smerodajna denzita. Ak bude realne odpovedat 16nm tak nie je dovod to priamo ako 16nm proces nazyvat

Myslim, ze tak ako pre Nvidiu tak pre AMD bude prvy zaujimavy 16nm FinFET+ (pripadne nejaky derivat ako FinFET Turbo). No narozdiel od Nvidie ma AMD aj mobilne low-cost SoC, ktore mozu byt kludne 20nm, teda aspon v tejto oblasti to je pravdepodobne. No a zo slov Lizi by som skor povedal, ze pouziju 20nm tam, kde to bude pre nich mat zmysel, ale neda sa z toho usudit, ze aj GK vyda na 20nm a ak mozno aj ano tak opat len nejake low-cost mobilne.

+1
+2
-1
Je komentář přínosný?

16nm TSMC je o 5 % menší než 20nm, 14nm GF/Samsung o 15 % menší než 20nm. Teoreticky by to mělo být o třetinu a polovinu :-) Holt marketing - obojí jsou jen vylepšené verze 20nm výroby...

+1
-8
-1
Je komentář přínosný?

Nevím, k čemu konkrétně se ty procenta vztahují. Nicméně myslím, že ne všechny prvky návrhu se dají lineárně zmenšovat.

+1
-3
-1
Je komentář přínosný?

Jde o rozdíl plochy téhož návrhu vyrobeného na jednom a druhém procesu (teoretické maximum, tzn. čistě digitální design za optimálních podmínek). Tohle skutečně není o teoretických mezích, aje to jen o marketingu. Spíš než cokoli jiného ta čísla mají odrážet energetickou úsporu, nikoli úsporu křemíku. FinFET aplikovaný na 20nm výrobu snížil spotřebu podobnou měrou, jakou by ji snížilo použití skutečné 16/14nm výroby bez FinFET, takže toho výrobci marketingově využili.

+1
-14
-1
Je komentář přínosný?

Suhlasim, ze moze ist aj o marketing a moze to byt ciastocne sposobene aj tou "trojdimenzionalnostou" procesu, aj ked nemam sajnu ake je v skutocnosti pri 16nm siroke hradlo a ci vobec sa da takto pri FinFET na vec pozerat. Kazdopadne vsak nizsie nm posobi lepsie ;-)

+1
+5
-1
Je komentář přínosný?

16nm proces TSMC: half-pitch = 32 nm, hradla 30, 34 a 50 nm.

+1
-16
-1
Je komentář přínosný?

Pro psaní komentářů se, prosím, přihlaste nebo registrujte.