Vsak presne tak. Ve vetsine her podava Ryzen srovnatelne vykony dokonce s i 7700k. Ty rozdily jsou vyjma pro "nerdy" v pohode. AOTS byla prave jedna z her, kde se ryzenu nedarilo, a jak videt, i tam muze podat slusny vykon. Do budouctna je to dobry prislib i treba presto, ze Intel na tom bude o neco lip, diky obecne vyssim taktum a vubec dominanci na trhu.

NB, pokud má být North Bridge, tak místo toho je tam dnes Infinity Fabric a Ring Bus. Takže tvoje fabulace "co má kdo udělat" už udělali.

Moje obava, resp. zvědavost, je to, zda ty dvě die budou propojený Infinity Fabric či ne:
1) zda současné řezy mají možnost se škálovat tak, že Infinity Fabric se prodlužuje s nimi = vlastně to bude jeden die
2) zda to budou 2 die (dva ryzeny 1800) a procáky (2 CCX) mají vývody Fabricu pro další škálovatelnost, a je mi jedno, jestli budou od sebe 14nm, milimetr nebo centimetr (určitý interposer)
3) zda tam bude další vyšší sběrnice, nějaká pomalejší L2-Infinity Fabric optimalizovaná např. na vzdálenost do 10 cm
4) zda to bude řešeno přes memory controler bez obtěžování paměti
5) zda to bude řešeno naprosto natupo přes RAMku

Ale nejde o 2 die, jak jsi psal v OP.. A jestli jde nebo nejde o dva kousky křemíku je klíčové z hlediska latencí komunikace mezi CCX bloky. A rozhodně není pravda, že tato komunikace neexistuje a jedná se o "samostatné CPU". Abychom si to ujasnili, tak z pohledu OS je každé HW vlákno samostatné CPU (což reálně samozřejmě není pravda). Z pohledu HW probíhá různá komunikace mezi jednotlivými jádry (i mezi CCX).

Nejjednodušší příklad je přístup do L3. Pokud Core 0 přistupuje do paměti, která již je načtená v L3 (byť je načtena v rámci jiného CCX bloku), pak nebude provádět nové načítání do "své" L3, ale přistoupí do druhého CCX. Toto bude velice časté a byť nebude výkon při přístupu do L3 v druhém CCX tak dobrý, stále to bude řádově výkonější než přístup do paměti.

Další kritická záležitost jsou synchronizace vláken (semafory, spinlocky, apod.) Toto je ve vícevláknových aplikacích zapotřebí dělat vždy (a je to asi největší limitace paralelizace výpočtů) a používá se pro to samozřejmě paměť. Jakmile provede jedno vlákno změnu společné proměnné (zápis), označí se příslušné místo v cache jako "dirty" a tato informace musí být zpropagována v rámci celé cache. Ve chvíli kdy jiné vlákno přistoupí k dané společné proměnné (řekněme, že oba jádra ji mají ve své L1), zjistí, že je dirty a musí načíst aktuální hodnotu (z příslušné L1 cache). Tento problém paměťové koherence je poměrně složitý a existují různé přístupy přičemž jsem nestudoval jaké řešení zvolila AMD. Samotná synchronizace je ale poměrně pomalá (přístup do cache jiného jádra je pomalejší než přístup do své vlastní) a obzvláště mezi jinými CCX, kde musí probíhat přes Infinity Fabric.

Myslím, že optimalizace pro Ryzen zahrnují (mimo jiné) právě svázání jednotlivých, mezi sebou komunikujících vláken do jedné CCX může významně zvýšit výkon (méně čekání na synchronizaci + přístup do "bližší" L3). Samotný návrh Infinity Fabric je ale naprosto geniální - poměrně jednoduše a "levně" řeší problém škálování na větší počty jader (je mnohonásobně jednodušší vyrobit 4x 230mm2 křemíky než jeden obrovský). Při optimalizaci kódu (spolu související vlákna v rámci jednoho CCX) je také snížení výkonu v důsledku MCM minimální... Bravo AMD.

K dalším odstavcům:
Místo ringbusu má AMD právě Infinity Fabric. Obě řešení mají své výhody a nevýhody - ringbus je rychlejší když přistupuješ do těch "vedlejších", ale pokud potřebuješ přistoupit do paměti přes několik uzlů, výhody se ztrácí a bude naopak o dost pomalejší než IF, které dělá propoje každý-s-každým.

"V současnosti spolu jádra nijak nekomunikují až do L3 cache" - zdroj? Možná se to u posledních architektur (Skylake?) změnilo, ale co jsem to studoval, tak to rozhodně neplatilo. Dále je možné, že to tak je u Intelu (používá inkluzivní cache hiearchii - když jsou data v L1, jsou vždy i v L2 a L3), ale u AMD ne (ta nemá ani inkluzivní ani exkluzivní hiearchii - stejná data mohou být souběžně ve více úrovních a nebo jen v jedné úrovni)..