ano, je to tak. po ránu mi to nemyslí :-D

"zlepšující se výtěžnost znamená podle mě množství defektních čipů na wafer"

Jenže pak je při stejné produkční kvalitě výtěžnost jiná podle toho toho kolik těch čipů na wafferu bude. Pokud to jsou malé čiplety či malé čipy kterých je na wafferu několik stovek, tak počet zmetků bude k počtu použitelných čipů malý. Když jich tam budou desítky, chyba se objeví na procentuálně větším počtu čipů.

Třeba u toho Cerebrase by nebylo možné vyrobit snad jediný funkční kus když zabere plochu téměř celého wafferu a výtěžnost by byla de facto nulová, i když kvalita výroby je identická jako ostatní 7nm. Inženýři ale jeho návrh uzpůsobili tomu aby mu ty chyby nevadily. I když věřím že se tu a tam povede nějaký zmetek kdy se tak vyhodí celý waffer.

Pokud tedy výtěžnost znamená poměr použitelných a nepoužitelných čipů z wafferu, pak to bude značně záležet na velikosti a charakteru těch čipů, zda třeba obsahuje redundantní části, nebo zda má zadavatel výroby využití pro defektní čipy, například když se nepovede Ryzení čiplet a trefí se to do plochy jádra, jádro nebo část bloku se vypne a prodá se to v procesoru s méně jádry.

Do výtěžnosti ve zmíněném smyslu tedy jednoznačně zasahuje i zadavatel výroby.

Tak jistě, souhlasím, že záleží na návrhu a také na velikosti čipu, no ale stejně. Pokud by se neporovnávaly hrušky a jablka, ale něco fakticky shodného, tak se mi zdá logické, že N4 musí mít více chyb než N5. Protože je to menší, tak tam musí být více různých artefaktů, chyby ve struktuře waferu se více projeví atd. To mi přijde jako těžko zpochybnitelná skutečnost.

Beru to celé jako typickou ukázku složitosti věcí a marketingového zatemnění podstaty - fakt dneska je to už tak, že marketing je nezávislý na realitě. TSMC zřejmě z nějakého důvodu chce ukazovat, že výtěžnost N4 je vyšší než výtěžnost těch starších větších procesů, a tak to dělá.

Prostě mě to zarazilo, je to naopak proti intuitivnímu pohledu na věc.