Ja len ze vyvodzovat zavery vyssi pocet tranzistorov => mensia hranicna frekvencia moze byt pri odlisnej architekture s podstatne odlisnou dlzkou pipeline nemudre.

AArch64 je architektura, ktora ma nejakych 11-13 stage v pipeline. Skylake aj Ryzen maju 14-19 stage pipeline. (zdroj: ARM a Wikichip) Nemusi to byt pravidlo, ale kratsia pipeline vo vseobecnosti nenahrava moznosti hnat procesor na vysoke frekvencie (alebo len za cenu vysokeho Vcore), pretoze bud musia byt jednotlive instrukcie funkcne podstatne jednoduchsie (co prave pripad ARMu velmi nie je), alebo su jednotlive stage v pipeline odost tucnejsie a tym padom nachylnejsie na nestabilitu pri vysokych hodinovych frekvenciach.

Co sa vie, je to, ze M1 je jeden z mala ARMov, ktory podporuje total sort ordering pri zapise do pamate (to je to, co pouziva x86, obsah pamate vzdy zodpoveda poradiu instrukcii na vstupe aj ak su vykonane out-of-order, pri ARMe je taketo chovanie garantovane iba pri pouziti barier). Je mozne, ze cast kremika padla na jeho podporu. Dovod, preco sa k tomu Apple uchylil je asi ten, ze bez podpory TSO znacne klesa rychlost emulacie x86. Rozdiel moze byt cca 25-30%, pretoze bez TSO musi dynamicky translator emitovat velke mnozstvo barier. A kedze Apple cely ekosystem kontroluje, tak v dobe, ked usudia, ze dynamicky translator nie je treba, mozu celu podporu TSO z kremika vyhodit.

ehm, to "slc cache" na ty fotce die znamena, ze mame nand v procesoru? tzn az budou bunky tolikrat prepsany az budou mrtvy, tak cpu je mrtvy?

Tak to je na tom AMD hůř než jsem si myslel. Neumí udělat velké jádro a ještě toho mrzáka zbytečně zatěžuje tím svým hyperthreadingem. Na Intelovské atomy už mně slova nestačí...

Porovnanie zahŕňa prepočet na výrobný proces (7nm vs 5nm × konštanta)?

Neoznacuju sa jadra skor za Vykonne a Usporne jadra? skor nez male a velke? (aby nenabudol clovek mylny dojem o realnej velkosti jadier) Skoda ze sa neda nejak vykon porovnat len pri vykonnych a len pri uspornych jadrach.
Ale ako som povedal, na macbookoch na vyber clovek nebude mat, a na windows bude rad, ze bude mat takuto moznost Vykonneho a usporneho AMD miesto Intelu.
Tak sa tesim na nejake real-world porovnania s notebookom, ktory ma 5800u, zatial som ziadne nenasiel.

Zajímavé povídání.

Ale nemyslím, že vše je až tak jednoduché - že lze prostě "přepočítat plochu" mezi 5nm a 7nm (navíc jedno je s EUV a druhé bez). Morfologie některých struktur se sice s menším procesem zmenšuje, ale u jiných zůstává stejná nebo se může i zvětšit. Pokud jsou v porovnání i značně velké plochy L1 a L2, registrových bank (nejsou všechny řešeny statickými klopnými obvody, ale i dynamickými - tj. pak jde o kapacitu pro uchování náboje a to se zmenšit nedá, pokud menší proces nemá radikálně menší leaky)... tak je takové porovnání "přepočtením na 7nm" značně na vodě.

Sice vlastní procesory nebo větší ASICy nedělám už léta - a i kdysi jsem to dělal jen "uživatelsky" přes Verilog/VHDL - a s vlastními věcmi kolem morfologie čipu nemám skoro nic společného, ale tyhle věci jsou prostě obecně známé a platí furt stejně.

Kromě toho menší proces může přinášet mnohá další úskalí, např. větší počet kvantových "potíží", má většinou menší napětí, tj. i odstup signál/šum je menší a tudíž se může docela snadno stát, že aby vše fungovalo, musí se zavést různé "zodolňovací mechanismy", třeba opakovače/tvarovače signálů, samoopravné chybové kontroly - tj. třeba registry s vlastním ECC), znásobení struktur kvůli vyšší výtěžnosti výroby která může mít v porovnání se starým procesem větší chybovost atd.

Menší proces má samozřejmě mnoho jiných benefitů, než proklamované "zmenšení", třeba menší leaky, lepší poměr frekvence/spotřeba, ... Že je "velikost hradla" 5nm nebo 7nm, to neznamená pro velikost vlastního tranzistoru skoro nic. Ona "velikost hradla" je prostě ta nejmenší struktura, kterou s tím lze pěkně vytvořit - ale tranzistor kvůli určitým parametrům může mít těch hradel třeba 8. Nebo také jenom jedno - podle účelu. Menší proces umožňuje vše udělat "čistěji" a přesněji, takže pak se dají elektrické parametry obvodu doladit mnohem lépe, hodnoty "součástek" mají menší rozptyl atd. To vše neznamená, že ve výsledku to nutně musí být i plošně menší. Ano, někdy (dá se říci i že většinou) to tak je.

A navíc, jak tady už také někdo napsal v diskusi, Apple při návrhu M1 měl i jiná kritéria než pouhé IPC pro Aarch64 - procesor je optimalizovaný i na emulaci x86-64 instrukcí, což přirozeně znamená vyšší složitost návrhu a tudíž "větší křemík".

Prostě, námět článku je pěkný, ale zjednodušovat to až tímhle způsobem, to nejde. Každý redukcionismus musí mít své meze, jinak dostanete "Kulatou krávu". A výsledky úvahy budou úplně zavádějící - nebo moc fajn na propagandu, tj. pisatel si tím může podpořit "pravdu" jakou potřebuje.

S čísly kolem morfologie čipů se dá velmi "kouzlit": počet hradel kontra počet tranzistorů třeba. Záleží jak se to počítá, protože (FET) tranzistor může mít třeba více gate elektrod z mnoha důvodů. Třeba se tak dá realizovat - při vhodných impedancích a kapacitách - N/OR nebo N/AND hradlo, jindy to může být jenom propojené, aby to zrychlilo spínání a přesun náboje. Počet hradel/tranzistorů může být uváděn "návrhový" na úrovni Verilog/VHDL logického návrhu čipu, ne "implementeční" - kdy se do počtu přidávají různé makrostruktury, třeba ty zmíněné opakovače/tvarovače signálu, vícenásobné provedení hradel pro zodolnění, ECC kontroly a samoobnovení hodnost, zpracování hw chyb, ... Prostě ta čísla jsou značně pofidérní, pokud neznáte přesně kontext. Výrobce to většinou neřekne...

Analyza se mi libi, ale dovolim si ji zpochybnit.

Cache ma primy dopad na vykon, stejne jako dalsi periferie. Proto si troufam tvrdit, ze relevantni je srovnani plochy celeho kremiku a ne jen CPU casti.
Pripadne se samozrejme muzeme bavit o vynechani GPU, ale zbytek, ktery muze ovlivnit vykon, by se do dane kalkulace mel zapocitat.

Nenasel jsem velikost GPU na M1, ale rekneme, ze je cca o velikosti o 1/3 vetsi nez Firestorm jadra, tj. 40 mm. Za nepresnost se omlouvam.

Apple M1 ma velikost 119mm2, AMD Zen3 ma velikost 80,7mm2.

Pokud od M1 odecteme 40 mm2, tak jsme na cca 80 mm2 prakticky stejnych, jako u AMD Zen3.

V tomto pohledu nezohlednuji nm a pocty tranzistoru. Tam jich ma Apple vic a to pomerem hustot 5nm vs 7nm vyrobnich procesu, pokud rekneme, ze jinak je to plosne plichta.

Opět tady vidím tendenční článek který působí jako obhajoba AMD, přitom základ je postavený na tvrzení

"V diskuzi pod touto zprávou se opakovaně objevoval názor, že polovina jader M1 je malých"

Článek pak pokračováním té věty jasně naznačuje jeho trend a účel "a tudíž srovnání s APU Cezanne není objektivní."

Proč se při řešení BigLittle řešení na Arm architekturě porovnává s x86?

Proč je v článku toto?

"V první řadě je potřeba říct, že konfigurace jader je strategické rozhodnutí výrobce, které učinil sám o vlastní vůli."

Je snad jasné že výrobce nenavrhuje takovéhle produkty pod nátlakem a naopak se jedná o rozhodnutí a směr který se rozhodoval po dobu několika let

Neuvědomuji si, že by se v diskuzi hojně objevovalo "velká a malá" jádra. Takto to neprezentuje ani samotný Apple, vždy hovoří o výkonných a efektivních jádrech.

Kdyby si dal autor tu práci a otevřel si alespoň wikipedii a napsal jaké jsou rozdíly mezi těmito jádry, tak bych řekl že si s tím dal práci a nesnaží se obhajovat produkty jiné firmy. Sám ale potvrzuje fakt že úsporná Icestorm jádra jsou menší, to je vidět jak na obrázku čipu tak to i autor potvrzuje uvedením jejich plochy, takže pokud někdo v diskuzi mluví o malých a velkých jádrech, má pravdu.

Takže jak se tedy liší?

Firestorm, tedy výkonná, či velká jádra, chcete li, mají 192kB L1 instrukční cache a 128kB L1 data cache, jejich takty jsou v rozmezí 0.6 až 3.204 GHz a všechna čtyři jádra, označována jako P cluster mají maximální příkon 13.8W

Icestorm, tedy efektivní, či malá jádra, chcete li, mají 128kB L1 instrukční cache a 64kB L1 data cache, jejich takty jsou v rozmezí 0.6 až 2.064 GHz a všechna čtyři jádra nazvaná jako E cluster mají maximální příkon 1.3W

Dohromady je tedy příkon všech jader maximálně 15.1W a díky nižší cache efektivních jader je logické že na čipu zaberou menší prostor ale zbytek zůstává stejně velký protože efektivní jádro není jakkoli funkčně ořezáno, oproti efektivním jádrům připravovaného Alder Lake, které nemají podporovat některé instrukční sady.

Ze všech jablečných technologií mě zaujal pouze štrůdl... ale to tu asi nikoho nezajímá. :)

Fillipe: "Výsledok nie je žiadne prekvapenie vzhľadom na 4+4 vs 8/16. 2x toľko plnohodnotných jadier, 2x toľko vlákien. V MT o 23% rýchlejší"

no-X: "„2x toľko plnohodnotných jadier“
1. Co je plnohodnotné jádro?"

Filipe: "1. High performance "Firestrom" jadrá + energy-efficient "Icestorm"...ale to určite vieš."

no-X: "1. To není odpověď na moji otázku. Neptám se, jak marketing Applu říká jádrům v M1, ale co to jsou velká a co to jsou malá jádra (definice)."

Nakoniec si o tom "marketingu" Apple napísal celý článok. O velkých a malých jadrách si začal ty sám. Ja sám som použil výraz "plnohdnotné" na označenie rozdielu vo výkone aký podávajú. Inak výborný článok len vznikol z nesprávneho popudu. Stále však nevidím žiaden "háček" v multi core výkone M1. R7 4700U (8 jadier bez SMT) v multi core vo väčšine testov zaostáva za M1.