Zen 6 zvětší L3 cache na 48MB pro CCD. Zen 6c až na 128 MB
Od Zen 6 se očekává navýšení počtu jader, použití novějšího výrobního procesu, využití čipletů i v rámci standardní řady APU a mimo jiné i těsnější propojení čipletů, které sníží latence.
Právě snížení latencí by mělo prospět hernímu výkonu. Nebude to však jediný prvek, který může mít pozitivní dopad na herní výkon. Druhým bude navýšení kapacity L3 cache. Ta stoupne ze současných 32 MB na čiplet na 48 MB na čiplet. Tedy o 50 %. Z hlediska aplikací, které využívají nižší počet vláken vyžadujících vyšší výkon (modelovým případem jsou hry) může být tento krok poměrně přínosný.
Lze tedy očekávat, že u standardní řady procesorů (bez V-cache / X3D) by Zen 6 mohl přinést výraznější posun herního výkonu, než jaký přinesl Zen 5 oproti Zen 4. Jsou již známy dva prvky, které by se na něm měly pozitivně podepsat. Možná tři, pokud započteme nové paměťové rozhraní, od kterého se očekává podpora rychlejších pamětí a/nebo nižších latencí.
32jádrový čiplet určený pro serverový segment (patrně 32× Zen 6c) pak bude vybaven 128 MB L3 cache. Očekává se, že toto řešení bude postavené na 2nm procesu TSMC a na trh se dostane s určitým odstupem po 12jádrovém řešení.
Kromě popsaných změn se od Zen 6 očekává přepracování scheduleru. To by nakonec mělo přinést i nějaký posun v IPC, se kterým se původně u této architektury příliš nepočítalo (hlavní devizou měl být počet jader a posuny výkonu v důsledku úprav čipletové architektury). Očekávat lze zhruba 10 % nárůst.
Předpokládá se, že Zen 6 v podobě dvanáctijádrových čipletů bude vydaný na podzim 2026, tedy asi za rok a půl. 32jádrové čiplety na 2nm procesu by mohly dorazit v prvním pololetí 2027.