Copyright © 1998-2024 CDR server s.r.o.
Všechna práva vyhrazena.
ISSN 1804-5405.
Copyright © 1998-2024 CDR server s.r.o.
Všechna práva vyhrazena.
ISSN 1804-5405.
Hm. Už vidím, že se to dostane na trh až na konci DDR5 éry a s dvojnásobnou cenou
Jenom jestli máte ta kamna správně roztopená ... :-D
+1 :-D
Principálně to nebude vázané jen na DDR5. A určitě to (minimálně cenou) nebude mířit primárně do klasického desktop segmentu, ale do server/workstation segmentu ...
Co vím, tak DDR5 jsou první co mají dva kanály na modul.
To je ale pouze rozdělení jednoho 64bit kanálu (DDR4) na dva 32bit (DDR5). Celková šířka na modul zůstává 64bit, takže to samo o sobě zvýšení datové propustnosti nepřináší.
Jiz dlouha leta je vytykano beznemu desktopu ze by jiz mohl mit ctyrkanal, tohle(MCR-DIMM) reseni by jiz konecne mohlo spasit cili splnit zadost zadatelu, jinak se divim ze se s tim neprislo jiz driv, efektivne by to navysilo prenosovou kapacitu a v pripade APU navysilo vykon rovnez, ono prave na HBM se ceka jako na spaseni APU ale jejich cena, specificky zpusob pouzdreni a predelani radice pro tohle konkretni rozhrani produkt ve vysledku dost prodrazuje, jinak ani to se mi jiz nechce verit protoze v pripade Ryzen-u 7 5800X3D kde je tech spoju s dalsi cache v radu desetitisicu ten produkt cenove nevystrelil tak jako cenovky novych nvidii.
1. Jde o řešení pro servery.
2. Datová propustnost paměťové sběrnice je definovaná procesorem, nikoli připojenými pamětmi.
3. Tyto paměti nic nemění na datové propustnosti mezi procesorem a pamětmi. Pouze umožňují využít plnou propustnost paměťového rozhraní procesoru s cca polovičním počtem osazených modulů oproti klasickým modulům.
„Jiz dlouha leta je vytykano beznemu desktopu ze by jiz mohl mit ctyrkanal“
Kým? Zdvojnásobení paměťové propustnosti v desktopu přinesly DDR5. Žádný zázrak se nekonal.
Nechápu hlášku, že když normální modul má 2 kanály po 64Bytech, tak normálně využívá jen 64Bytů. Chápu to tak, že efektivně je průměrné využití jednoho kanálu 32Bytů, tj. polovina.
Tedy buffer využívá situace kdy CPU není schopno plně alokovat oba kanály.
Pak se tedy No-Xi dopracujeme k otázce, proč a kdy není schopno CPU využít plnou přenosovou kapacitu RAM?
A nemá takové řešení z principu negativní vliv na latenci?
Jde tedy o trade-off mezi latencí s přenosovou kapacitou?
„Nechápu hlášku, že když normální modul má 2 kanály po 64Bytech“
Já takovou hlášku taky nechápu a ve článku ji dokonce ani nevidím.
Přenosová rychlost (kmitočet) paměti je jen část problému. Je to pouze formální číslo, které automaticky neznamená vysokou reálnou propustnost. Teoretická přenosová rychlost může být velká, ale pokud není co přenášet, protože se jen čeká na přístup k paměti, tak bude reálná přenosová rychlost špatná.
Pro vysokou propustnost musí být rozumně vyvážená přenosová rychlost a zpoždění (latency) pamětí. A záleží i na způsobu a strategii adresování paměti, způsobu prokládání adresovatelných bloků a také na velikostí a způsobu využité vyrovnávacích pamětí (cpu cache a grafická infinity cache).
Hádám, že právě rozdílnosti ve způsobu řešení paměťových řadičů a využívání paměti je významným důvodem, proč grafiky v AMD APU jsou mnohem výkonnější, než iGPU Intelu.
V článku rozebírané paměti se snaží problém reálné propustnosti řešit ve vlastní režii bez účasti procesoru a jeho paměťového řadiče tak, aby to z jejich strany nebylo vůbec vidět. Interní řadič paměti bude maskovat velké zpoždění pamětí tak, že bude střídavě adresovat oba vnitřní kanály (prokládání=interleaving) a ukládat je do rychlé vyrovnávací paměti. Ta se navenek bude nejspíš tvářit jako běžná, jen rychlejší DDR paměť. Možná je to jednodušší a rychleji realizovatelné, než se dohadovat ve standardizační organizaci JEDEC o úpravách DDR standardů.
Díky za vysvětlení.
Ono to z textu nevyznělo, ale předpokládám(díky úvodnímu obrázku), že pointa MCR modulu je, že má dvojnásobek paměťových čipů. Právě proto může zapisovat do druhé půlky, když se u první čeká na dokončení zápisu.
Pointa MCR je, ze oba back-end "kanaly" funguji synchronne, tj. za dobu co by se vykonala 1 transakce (adresace + prenos dat), se nyni ziska 2x vice dat za jen nepatrne delsi dobu. Nejvetsi prodleva je v adresaci, tj. "seek" - at uz otevreni noveho pametoveho radku, nebo pak posun uvnitr radku (to oznacuje CL - v taktech). Samotny prenos je pak typicky uz jenom 8 az 16 taktu (BL - burst length).
U RAM pameti se neceka na dokonceni zapisu!
Rekneme ze mame srovnani s CL40 (4800MT/s) pameti s BL16, pro ziskani stejneho objemu dat (256B):
1R bez MCR: adresace1 + prenos1/adresace2 + prenos2 = (40+16+(40-16)+16)/4800 = 96T ~ 20ns
1R s MCR: adresace + prenos1 + prenos2 = 34/4000+(16+16)/8000 = 66T ~ 12.5ns
(pozn DDR5 umi volitelne BL32, kde bude efektivita o neco lepsi)
Samotny pametovy rank (sada cipu tvorici plnou sirku dimm) ma pak nekolik bank - kazda banka muze mit otevreny ruzny radky, bez vykonove penalty. V tom spociva velice maly prinos dual-rank pameti (nebo osazeni 2DPC), ze ten kanal ma pak k dispozici dvojnasobek bank a pri spravne zvolene tvorbe adres dochazi mene casto k uzavirani a otevirani radku - statisticky se to totiz rozlozi.
Priklad neoptimalniho rozlozeni adres, kdy rekneme ze data ktera by meli byt za sebou - se rozkladaji velice nevhodne mezi dva ranky:
2R bez MCR: adresace1 + prenos1, adresace2 + prenos2 = (40+16+40+16)/4800 = 112T ~ 23.3ns
Takze na zaver, MCR je opravdu analogie na "dual-channel" nebo RAID-0 pristupu.
DDR5 8000 majú nižšiu fyzickú frekvenciu ako DDR5 4,8 GHz (nikdy si nezvyknem na tisíce mega miesto jednotiek giga)? DDR5 4,8 GHz by mali bežať fyzicky na 2,4 GHz, ale MCR-DIMM 8000 bežia na...?
Pokud na DDR5-4800 nahlížíme jako na fyzicky 2,4GHz produkt, tak MCR-DIMM DDR5-8000 běží na 2 GHz.
Čiže ako GDDR5.
Jako reseni to je jiste zajimave - ale se standardem DDR5 to ma jiz pramalo spolecneho - je to jakoby DDR5X, kdy data tecou jeste 2x rychleji (QDR) nez jindy, a "Burst Length" je dvakrat delsi - z 8T (x64 = 64B) naroste na 16T (x64 = 128B).
Na techto frekvencich (8000MT/s) to bude rozhodne point to point reseni (1DPC), coz ale asi nevadi, kdyz cpu bude disponovat 8-12-16 kanaly pameti, celkova prenosovka jenom naroste a kapacita diky bufferu neutrpi.
Pro moduly male kapacity vidim moznost zintegrace pameti s bufferem, takze se to bude tvarit jako 1R @ 8000, bez sloziteho zapojeni na modulu.
Jako vidim v tom trocha umyslu o spojeni DDR a GDDR sveta - zeby jim to konecne doslo ze lidi nepotrebuji 2DPC/3DPC - kdyz bude existovat LRDIMM a tohleto MCR? :)
Schvalne.. bude 2025-2026 doba, kdy se dockame GDDR dimmek?
Logický závěr na konci máte chybný, jedná se o profi řešení - workstations a servery, cenově by se to do desktopu patrně ani nehodilo.
Pro psaní komentářů se, prosím, přihlaste nebo registrujte.