Diit.cz - Novinky a informace o hardware, software a internetu

Diskuse k Intel Xeon Phi - Knights Corner nese 32 MB L2 cache

Tak téhle formulaci opravdu nerozumím, může mi to redaktor přeložit do srozumitelného jazyka?

Citace:
"Hned v úvodu je třeba předeslat, že ačkoli se během dlouhé vývojové pouti architektury Larrabee hovořilo o možnosti vypuštění x86 kompatibility, nestalo se tak. Knights Corner / Xeon Phi stále staví na x86 kompatibilních výpočetních jednotkách."

+1
+1
-1
Je komentář přínosný?

Tak je, nebo není x86 kompatibilní?

+1
+1
-1
Je komentář přínosný?

Cemu konkretne nerozumis na vete: "Knights Corner / Xeon Phi stále staví na x86 kompatibilních výpočetních jednotkách." :) Nebudu te napinat - ano je x86 kompatibilni

+1
-1
-1
Je komentář přínosný?

Ne, není binárně kompatibilní s x86. Tzn. není možné vzít exáč a spustit ho na Knights Corner, je třeba znova kód překompilovat.

http://www.brightsideofnews.com/news/2012/7/13/xeon-phi-lacks-binary-com...

+1
-1
-1
Je komentář přínosný?

Aha, to pak vypadá na skorokompatibilitu, asi jako jsou souč. x86kové procesory (a jádra v nich) nekompatibilní s kódem, řekněme pro i8080: Tento nutno rekompilovat, ale s minimálními úpravami. (Otázka je, jaký smysl by to mělo).

+1
-1
-1
Je komentář přínosný?

Tych jadier je v skutocnosti max 62 (aj ked zatial najvyssi model co som videl mal 61 jadier) a L2 cache je mozno zdielat (fully
coherent).

+1
0
-1
Je komentář přínosný?

afaik fully coherent <> sdilena

+1
+2
-1
Je komentář přínosný?

citujem:
"The L2 caches are shown here as slices per core, but can also be thought of as a fully
coherent cache, with a total size equal to the sum of the slices. Information can be
copied to each core that uses it to provide the fastest possible local access, or a single
copy can be present for all cores to provide maximum cache capacity."

+1
0
-1
Je komentář přínosný?

nejspis pujde o odlisny vyklad "sdileni", obdoba multi socket reseni s HT vs sdilena L2 cache Intel Core 2

+1
-1
-1
Je komentář přínosný?

Viděl bych rozdíl v tom, že v případě sdílení u klasických procesorů (třeba zmíněný Jaguar) je prakticky jedno, v jaké části data jsou a libovolné jádro k nim má stejně rychlý přístup. V tomhle případě má každé jádro svojí vlastní cache - jádra zřejmě můžou přistupovat do cizí cache, ale to už se děje přes ring-bus, takže takové přístupy budou mnohonásobně pomalejší (v podstatě je to určitá emulace sdílení, která sice možná je, ale použitelnost bude omezená). Tímhle způsobem sdílely přes ring-bus texture-cache Radeony R6xx, ale dělo se to jen pro texely na (tuším) hranách polygonů - R6xx totiž nevykreslovaly obraz po tiles, jako čipy předtím a potom, takže vyžadovaly nějaký systém, který by umožňoval sdílet větší množství hraničních texelů. Je docela možné, že Larrabee byla řešena stejně a tato schopnost jí prostě zůstala.

+1
+1
-1
Je komentář přínosný?

V článku chybí to nejzajímavější - Knights Corner je linuxový cluster na chipu, tzn. běží na něm operační systém, s okolím komuninuje přes TCP/IP over PCIe. Je možné se na KC připojit přes SSH ...

http://semiaccurate.com/2012/08/28/intel-details-knights-corner-architec...

+1
0
-1
Je komentář přínosný?

To je právě poněkud v rozporu se staršími informacemi. Respektive běh OS na jádrech LRB možný je, ale z dosavadních informací vyplývalo, že by to bylo extrémně pomalé, takže by to v praxi nemělo smysl. Dokud to neuvidím černé na bílém přímo od Intelu, budu v tomhle ohledu trochu skeptický.

+1
+2
-1
Je komentář přínosný?

Pro psaní komentářů se, prosím, přihlaste nebo registrujte.