Copyright © 1998-2025 CDR server s.r.o.
Všechna práva vyhrazena.
ISSN 1804-5405.
Copyright © 1998-2025 CDR server s.r.o.
Všechna práva vyhrazena.
ISSN 1804-5405.
A není při vrstvení problém s chlazením spodních vrstev?
Třeba HBM2 mají až 8-12 vrstev. Neregistroval jsem, že by si někdo stěžoval na problémy s chlazením.
No paměť moc netopí, ale ten CPU čipet jo. Takže buď daj paměť dospod...
Serverové čiplety topí zhruba o polovinu méně než desktopové. Vespod musí být rozhraní pro spojení s pouzdrem.
Hmmm... tak to vypadá, že to přeci jen chtěj dát navrch. To jsem zvědavej, jaký to bude mít důsledky.
Myslim ze prichadza k principialnemu nepochopeniu. Dnes je vela veci z funkcneho hladisla mnoho-vrstvovych, ale jedna sa najme o NEvypoctove cipy, ako napr. DRAM cipy a najma flash (NAND), kde sme zacinali na 32, potom 64, 96,112 a dnes relativne bezne nabiehame na 1XX (t.j. viac ako 100 vrstvove flash cipy) pri 3D TLC a QLC. Je to ale proste stale ani nie 1 mm vysoky blok kremiku zabaleny v ciernom puzdre - to tu tie cierne bazmegy/velke svaby 1,5 cm x 2,5 cm. Ale cele puzdra su VZDY planarne, t.j. tie sa na seba nevrstvia.
Ina vec je ze vlastne kazdy CPU je uz mozno aj posl. 1/3 storocia vlastne mnohovrstvovy a posl. dekadu asi tak az 12-15 vrstvovy, ale mysli sa tym v procese vyroby, ked sa vypaluju cesticky a utvary a vznikaju samotne tranzistory a ich prepojenia tvoriac akusi 3D strukturu, ktora ma istu svoju hrubku. Ale z funkcneho hladiska je tato struktura ako JEDEN celok, JEDNA "vrstva" co v pripade DRAM a NAND neplati - lebo ich je tam viac. Tam moze byt kazda jedna FUNKCNA vrstva vyrabana hoci aj 10 imerznymi postupmi, vypalovaniami, vyleptavaniami, vyplachovaniami, naplachovaniami ... ale proste tych celych funkcnych vrstiev je v pripade NAND az vyse sto, v pripade CPU je iba jedna. Druna vec je, ze funkcna vrstva je v pripade CPU zlizitejsia ako jedna zo 96 ci 112 funkcnych vrstiev v NAND cipe.
Takze otazka je: co tym vlastne myslia:
- štosovanie celych puzdier na seba? asi tazko, puzdro pre CPU, chiplet obsahuje v zasade jedinu funkcnu vrstvu (aj ked technologicky vyrabanu na 12-15 krat vypalovanim, vyleptavanim, vyplachovanim ... davajuc tak vzniknut samotnym tranzistorom a ich prepojeniam)
- štosovanie celych funkcnych vrstviev na seba a potom zapuzdrit? zrejme hej, ale kedze toto pri CPU a chipletovych kremikoch nemame (proste nemame CPU s 96-112 funkcnymi "vrstvami" kde kazda by bola vyrabana na 12-15 vrstiev), pri CPU a chipletovych kremikoch mame jednu funkcnu vrstvu, takze stosovanie bude predstavovat asi 2 alebo 4 funkcne CPU vrstvy na sebe - uz to by bol uspech, proste mat na sebe (na istom jednom mieste) 4 procaky pricom puzdro CPU/chipletu nebude vysoke napr. 1 mm ale dajme tomu 2,5 mm ... IHS potom tiez nebude vysoke 3 mm ale 4,5 mm
problem s chladenim ostava, musia to dobre vymysliet
lenže to chladenie má AMD vzriešené aspoň na úrovni patentu
AMD Files a Patent for Cooling of 3D Stacked Memory
by AleksandarK Jun 28th, 2019
AMD has filed a patent for cooling a 3D stacked memory with thermo-electric coolers - TECs, also known as Peltier devices. Being that TECs are made out of P-type and N-type semiconductors, they can easily be integrated into existing silicon manufacturing methods and controlled like a regular device. The process AMD has patented basically describes how to insert the TEC between memory and logic devices, where it draws heat from either logic or memory with each side being able to dissipate the heat
https://www.techpowerup.com/256902/amd-files-a-patent-for-cooling-of-3d-...
A je to už 2. generácia TEC v čipe od AMD podľa patentov. Tá prvá bola na SOI. A vrstvené čiplety sa môžu správaním sa podobať na SOI..
65nm AMD procesory budou chlazeny Peltierem
26. 10. 2004
Firma AMD si nechala patentovat způsob chlazení procesorů integrovaným Peltierovým článkem. Hodlá jej využívat u procesorů vyráběných 65nm technologií, kde bude zásadním problémem právě chlazení
https://diit.cz/clanek/65nm-amd-procesory-budou-chlazeny-peltierem
Pochybuji, že tohle bude v praxi využito. AMD má v současnosti snahu hledat ty nejjednodušší cesty ke zvyšování výkonu a tohle mi přijde jako prvek, který to docela komplikuje.
Nejspis ano.
@ to co jste psal vcera - jo mate pravdu, s tim TDP / chiplet by mohli nacpat jadra na sebe, alespon u serveru.
Ale pokud si dobre vzpominam, moderne CPU maji jednu fyzickou "vrstvu" kde jsou ciste tranzistory, a pak ~8 vrstev na propojeni a napajeni tech tranzistoru. Ta 1GB SRAM bude nejspis mnohem jednodussi (1 vrstva bunky + 2? vrstvy propojeni+napajeni) a prida jim to tech 10-20% vykonu navic. Nejspis si rekli, ze do Zen 4 to na konkurenci bude stacit...
Zaujíma ma, ako sa to bude tváriť v systéme? Alebo to bude transparentné? Či asi zaťažko ešte súdiť z uvedených informácii. Žeby za rok-dva začali po frekvenčných a "jadrových" vojnách boje o to, kto má väčší... cache?
> Alebo to bude transparentné
hadam ze ano
> boje o to, kto má väčší... cache
Mozna. V serverech ty velke cache davaji jisty smysl, v desktopu / laptopu... hadam ze u APU podobna cache jako u Radeonu 6000 je otazkou casu.
Cache je samozrejme transparentná a v]čšia cache má väčšiu pravdepodobnosť, že sú dáta v cache
https://www.youtube.com/watch?v=rwbs-PN0Vpw&t=505s
v relatívne blízkej minulosti (Zen+) mali registre latenciu < 0,2ms
L1 0,95 ns
L2 3,0 ns
L3 9,2 ns
řadič 66 ns
https://diit.cz/clanek/latence-cache-zen-ryzen-2000
takže tam priestor na L4 cache je...
Např. Xeon Phi má na čipu 16 GB MCDRAM (400 GB/s) a jak se tváří v systému se dá nastavit.
Lze je nastavit jako normální RAM. A pokud člověk zapne SNC (sub-NUMA clustering) pak se nečekaně tváří jako vzdálená/pomalá paměť, aby ji sám OS nezkoušel použít a zůstala celá k dispozici pro provozovaný specializovaný software.
Lze ji nastavit jako L3 cache v několika různých režimech asociativity (která adresa se cachuje ve kterém čipu, a potažmo přes kolik "tile" musí požadavek na data probublat).
A lze to nastavit i půl na půl, nebo jen čtvrtinu jako L3 cache.
Takže bych si tipnul, že u serverových Epyců to bude podobné, protože každý software přistupuje k datům jinak; něčemu vyhovuje nižší latence, něco poběží rychleji s větší propustností.
nejjednodušší je ty HBM nacpat okolo IO die a nebo ideálně přímo navrstvit na něj. Chlazení Peltierem je samozřejmě neralizovatelný nesmysl...
Pro psaní komentářů se, prosím, přihlaste nebo registrujte.