I kdyby to podporoval radic pameti, tak to zadny prinos mit nebude protoze veskera data prochazeji pres cache, ktera ma urcitou asociativitu - od prave 8B nebo 16B (sirka pametove zbernice: 64 ci 128bit v dualu) po 4KB (velikost stranky procesoru). V realu spis ty vetsi hodnoty..

Postup popisovany na tech strankach je ale udelani neceho jako "pul modulu", tj. uplne opacny postup jak dual pameti. Muze to mit vliv treba na nahodny zapis, ktery muze probihat paralelne, ale cteni je vzdy blokove - viz pomer CAS/RAS k prenesenym datum - kdo by cekal treba 16 taktu aby mohl zapsat 1B? To se prece nedela - cte se vzdy cely radek do cache pameti :)

TomK: Pokud jsem to spravne pochopil, tak se jedna o rozdeleni soucasneho 64-bit modulu na 2 32-bitove, ktere budou mit vlastni nezavislou adresaci.
Mne se to zda zajimave a myslim si, ze budoucnost urcite v nejake forme bude vyuzivat paralelismus pro pristup k pametem. Za chvili bude mit kazde CPU vic jader nez meloun. A pametovy subsystem se za posledni roky nijak revolucne nezmenil.

No v podstate jde jen o vyplneni mezery kdy se ceka na prenastaveni pristupu k adresam, tj. je tam nejaka "fronta" pozadavku, ze ktery si je "vlakna" vyzvedavaji, a tak je sbernice na operaci uz "predpripravena" a muze ji rovnou provest. V praxi to pak funguje podobne jako pipelining, tj. minimalizuji se cekaci casy tim ze se dela cast operace v dobe nez ta druha se dodela. Teda jestli jsem to dobre pochopil.

paco: nechtel jsem to michat jen jsem si nebyl jistej s tim "CacheLine" size. Coz je 64B, takze ta delena pamet nepujde vyuzit s temito procesory.. a nasel jsem dalsi duvod:

Veci v pameti jsou ulozeny stylem "RAID0", tj. paralelne. K cemu nam bude pristup ke kazde druhe ctverici bajtu?