Paralel by se našlo víc. Například že se původně zvažoval i pokročilejší výrobní proces, který však v době plánovaného vydání nebyl v očekávaném stavu (u Zen 3 to byl 7nm EUV, u Zen 5 3nm). Nebo že jde v obou případech o novou architekturu.

Zen 5 měl podle neoficiálních zpráv přinést zhruba 20-25% IPC, přičemž jedním z faktorů, které IPC mohou ovlivnit, je kapacita L2 cache. AMD měla testovat varianty s 1MB L2, 2MB L2 a 3MB L2. Aktuálně to vypadá, že se rozhodla pro 1MB kapacitu. Jde o pragmatické rozhodnutí, ke kterému mohou vést mj. dva důvody. Jednak právě použití 4nm procesu namísto 3nm (tranzistory jsou větší, není plochy nazbyt) a jednak současná celosvětová ekonomická situace, kdy zákazníci hledí víc na cenu než na pár procent výkonu za příplatek.

2MB L2 cache měla znamenat 4 % vícejádrového IPC navíc, 3MB asi 7 %, ale na jednojádrové IPC byl vliv minimální (1 %+). Zen 5 tak zvětší L1 cache a změní strukturu L3 cache, ale L2 tentokrát zůstane beze změny (alespoň co do kapacity). IPC finální konfigurace by mělo oproti Zen 4 stoupnout zhruba o 20 % (některé zdroje hovoří o nepatrně vyšších číslech, jiné o nepatrně nižších).

• 16 jader Zen 5 s 40 CU RDNA 3+, 32MB ∞$, 256bit sběrnice: APU na Vánoce 2024

Vydání procesorů s touto architekturou se očekává v prvním pololetí příštího roku. Architekturu Zen 5 využije poměrně bohaté portfolio produktů. Krom produktových řad, které existují se stávající generací Zen 4, se objeví širší spektrum mobilních APU.