O PCIe 6.0 jsme psali naposledy před tím, než u nás začal naplno úřadovat takový ošklivý… nepěkná věc. Tehdy se specifikace dostala do verze 0.5 a bylo ohlášeno, že v roce příštím (tzn. 2021) bude uzavřena specifikace finální (1.0). Koncem loňského roku se specifikace dostala do verze 0.7 a konzorcium PCI SIG oznámilo, že zatím vše postupuje podle plánu a v roce 2021 bude hotovo.

Jak se zdá, skutečně bude. Společnost Synopsys, která se zabývá konkrétní implementací standardů a vývojem softwarových nástrojů (zkrátka polotovarů pro výrobce, kteří se nechtějí sami zaobírat implementací standardu který říká, co musí být podporováno, ale už nepřináší návod, jak toho docílit) ohlásila, že bude mít připraveno vlastní (tzv.) DesignWare IP pro PCIe 6.0 na 5nm procesu ve třetím kvartálu, tzn. někdy v létě (ale ne hned na začátku).

Co to znamená pro nás jako pro uživatele: Ač by to na první pohled mohlo vypadat, že PCIe 6.0 je za rohem, do běžných produktů pro PC se hned tak nedostane. Jednak je potřeba zohlednit, že při nástrojích dostupných v Q3 2021 se může dostat přinejlepším do čipů chystaných na druhé pololetí 2022 (a to je ještě hodně optimistický odhad). Jednak si musíme uvědomit, že PCIe 6.0 už není podobný posun jako PCIe 4.0 nebo 5.0, které mnohé zachovávají - s PCIe 6.0, které opět mezigeneračně zdvojnásobí přenosovou rychlost, už bylo potřeba sáhnout k radikálnějším změnám.

PCIe 6.0 tak po pěti generacích kódování NRZ (Non Return To Zero) přechází na pulzně-amplitudovou modulaci PAM4. Trik spočívá v tom, že dva stavy při NRZ (0, 1) nahradí stavy čtyři (00, 01, 10, 11), takže při stejné frekvenci bude možné přenést 2× více bitů. Tím ta hezčí polovina standardu končí a dostáváme se k méně optimistickým faktům. Pro rozlišení mezi čtyřmi stavy namísto dvou je potřeba vyšší čistota / integrita signálu oproti NRZ, což si žádá určitá opatření. Krom užších tolerancí, jejichž implementace bude dražší, se PCIe 6.0 neobejde bez Forward Error Correction (FEC), systému pro opravu chyb. Což dále zvýší náklady na implementaci. Aby toho nebylo málo, tak kvůli zpětné kompatibilitě s NRZ (samozřejmě na obou stranách, protože může dojít na kombinaci PCIe ≤5.0 desky a PCIe ≥6.0 karty stejně jako PCIe ≥6.0 desky s PCIe ≤5.0 kartou) musí být na straně každého řadiče implementována jak podpora PAM4, tak podpora NRZ. Půjde tedy o řadiče s podporou dvou typů rozhraní PCIe v jednom. Což bude opět stát křemík a tudíž i nějaké finance navíc.

Výrobci hardwaru nebudou PCIe 6.0 implementovat jen tak z plezíru, protože je to moderní a vyšší číslo je hezčí než nižší, ale skutečně až tehdy, pokud k tomu (podle jejich názoru) bude důvod. Zvlášť v segmentu stolních PC tyto důvody ještě dlouho nebudou. PCIe 4.0 ponechává určitou rezervu, PCIe 5.0 přinese další, která by mohla vydržet i řadu let. Dřívější nasazení lze čekat v serverech. Určitý smysl by mohla implementace dávat v mobilním segmentu - nikoli pro vyšší datovou propustnost, ale pro zúžení sběrnice na nižší počet linek, který umožní ušetřit plochu PCB. Jak je patrné z tabulky, například mobilní GPU, které nyní využívá 8 linek generace 3.0, by si stejně dobře vystačilo s jedinou linkou PCIe 6.0.

Asi nebude příliš pesimistické, když budeme předpokládat nasazení PCIe 6.0 v x86 serverech zhruba v roce 2023 a segmentu osobních počítačů nejdříve roku 2024, možná až v roce 2025.