Po určitou dobu bylo o bLCC (big Last-Lave Cache, velká L3 cache, reakce na AMD V-cache / X3D) slyšet pouze v kontextu nejdražších modelů generace Nova Lake, řady s dvěma procesorovými dlaždicemi. Postupem času ale začalo vycházet najevo, že pokud Intel omezí bLLC pouze na tento segment, nebude to s úspěchem těchto produktů valné. Ukázalo se totiž, že procesorová dlaždice Nova Lake, vyráběná na 2nm procesu TSMC, dosahuje plochy téměř 100 mm² a verze s bLLC pak měří přes 150 mm². Plocha křemíku je tak dvojnásobná než u čipletu Zen 6. Z dostupných informací vyplývá, že varianta se dvěma dlaždice bude stát citelně přes $1000, takže vazba vyššího herního výkonu na takovou cenovou relaci by prakticky nekonkurovala nabídce AMD, jejíž X3D procesory začínají (a aktuálně i končí) v řádu stovek dolarů.

Intel tedy postupem času změnil strategii, o dvoučipletovém řešení se mluví jakožto o nástupci segmentu HEDT (tzn. převážně pracovní řešení) a bLLC má dorazit i do modelů s jednou procesorovou dlaždicí a nižším počtem jader. Má to však háček.

*více ve článku: Záhadná „pomalá“ Core Ultra 7/9 z řady Nova Lake se liší grafikou nebo cache

Leaker Jaykihn zveřejnil strukturu této cache. Ta je rozdělena na 12MB bloky, které jsou přiřazeny jednotlivým skupinám jader. P-cluster (dvojice výkonných jader) dostane 2×12 MB a E-cluster (čtveřice Atomů) dostane 12 MB. Logickou vlastností takového řešení je, že vypnutím skupiny jader dojde rovněž k vypnutí části cache příslušející dané skupině. Takže pokud plná konfigurace jader 8+16 disponuje 8×12 MB + 4×12 MB (=144MB), pak model s 8+12 jádry nabídne „jen“ 8×12 + 3×12 MB (=132 MB) a model s 6+12 jádry „jen“ 6×12 + 3×12 (=108 MB) L3 cache.

Oproti řešení AMD, které u dosavadních desktopových modelů bez ohledu na počet jader disponovalo vždy plnou kapacitou L3 cache (ať už integrovanou nebo V-cache) jde do jisté míry o kompromisní řešení. Výhodou v tomto případě není ani výtěžnost, neboť právě u SRAM lze výtěžnost velmi efektivně řešit metodou self-repair. V praxi to znamená integraci nepatrně vyššího počtu paměťových buněk, než je pro dosažení cílené kapacity potřeba, s tím, že pokud se někde objeví defekt, nahradí se po funkční stránce vadné buňky těmi rezervními. Defekt v ploše cache (SRAM) tak obvykle neznamená, že jsou příslušná sekce včetně připojeného jádra nepoužitelné a je potřeba jej vypnout. Naopak, SRAM je z hlediska výtěžnosti nejlépe „opravitelná“ část procesoru, neboť do jistého počtu defektů může svoji funkci plnohodnotně plnit bez potřeby deaktivace. Pokud tedy Intel zvolil řešení, kdy s deaktivací defektního jádra padá kapacita L3 cache o 12, respektive 24 MB, je skoro s podivem, jaké výhody v zavedení takového řešení viděl.

Je potřeba říct, že snížení kapacity u částečně deaktivovaného modelu ze 144MB na 132 nebo 108 MB nebude mít z hlediska herního výkonu zásadní výkonnostní dopad, na druhou stranu pokud u AMD, jakožto hlavní konkurence, zůstane vše při starém a kapacita L3 cache nebude klesat s neaktivními jádry, pak i Ryzen se třeba 10 nebo 8 aktivními velkými jádry, osazený V-cache, stále bude nabízet plných 144MB. Jistou výhodu bude mít AMD v tomto směru i u modelů bez V-cache / bLLC. Budeme-li považovat za relevantní loňské zdroje, které uváděly, modelům bez bLLC zůstane zachována 36MB L3 cache (což by znamenalo, že mezigeneračně se nic nemění), bude AMD díky standardní 48MB L3 cache na čiplet v herní zátěži v určité výhodě.

Velkou neznámou zatím zůstávají podporované frekvence. Zatímco u AMD se počítá s cca 6,2 GHz, uváděly dosavadní zdroje, že vzorky Nova Lake navzdory 2nm procesu TSMC nemají vyšší takty než Arrow Lake, to znamená kolem 5,7 GHz. Do vydání však ještě zbývá poměrně dost času, takže je možné, že se Intelu ještě podaří realizovat jednu až dvě další revize, které třeba takty navýší.